延迟空间算术与架构

基于摘要分析。本文研究如何用信号边沿的到达时间表示数值，并高效执行通用算术，主要对象是时间编码计算及其硬件架构，而非 EEG 解码或状态空间模型。作者提出负对数延迟空间算术，将通用算术转换为标准时间域操作的“软”版本，并展示面向节能卷积的近传感器架构。 机制上，摘要将既有线性时间表示与 max-plus 代数联系起来，指出其通用算术实现仍具挑战。作者称，新表示下的软操作保留全部代数恒等式，并可由原有“硬”时间域算子组合近似实现。需区分理想软操作的代数性质与硬算子近似实现的数值误差；具体映射、算子定义、近似精度和硬件代价尚未验证。作者还报告，通过时间递归支持逐周期运行，可减少昂贵的域转换及易受噪声影响的时间存储需求。 作者报告以近传感器卷积架构展示该算术方案的有效性，但摘要未给出工作负载、实现工艺、能耗测量条件、对照架构或定量结果，因此无法据此判断节能幅度。实验协议、消融及统计信息尚未验证。 平台推测（待验证）：若目标 EEG 设备需要在采集端执行卷积，该方案可能提供时间域计算的硬件候选路径，而不是直接提升 BCI 解码算法。可考虑复用卷积算术模块，但需适配有正负值的 EEG 输入、幅值范围及输入输出编码转换。低信噪比、边沿抖动和近似误差可能抵消收益，跨被试与通道配置变化下的稳定性也需测试。一个可证伪的小实验是在固定 EEG 数据划分与同一卷积模型下，仅替换卷积运算实现，比较任务指标、数值误差及包含域转换成本的能耗。已有 EEG 相关工作尚未检索确认。