一种含片上 LMS 自适应、支持 200 mVpp 差模刺激伪迹抵消的 2.7 μW 神经调控模拟前端

基于摘要分析。该研究针对神经调控中刺激伪迹干扰同步记录的问题，提出采用 65-nm CMOS 工艺的神经调控 SoC，通过模拟前端与数字后端的两级自适应抵消，支持同时记录与刺激；主要贡献属于低功耗电路及伪迹抵消实现，而非通用状态空间模型方法。 核心机制是在低噪声放大器（LNA）输入端，利用一阶 ΔΣ 调制的开关电容 DAC 注入抵消电荷，以降低刺激伪迹对前端的影响。片上 LMS 引擎自适应调整集成 FIR 滤波器的抽头系数，用于重构伪迹信号；数字后端再通过另一组 FIR/LMS 滤波器进一步抵消残余伪迹。摘要未给出滤波器阶数、适应步长、参考信号来源及收敛条件，这些实现细节尚未验证。 作者报告，该抵消器可处理最高 200 mVpp 的差模刺激伪迹，噪声代价为 10%，有效动态范围达到 77 dB；包含抵消器的模拟前端（AFE）每通道功耗为 2.7 μW、面积为 0.18 mm²。上述数值对应摘要描述的电路实现，具体测量条件、噪声定义、刺激波形、负载与对照基线尚未验证，不能据此推定体内记录性能或不同记录模态下的效果。 复现与应用评估需核对抵消电荷范围、前端饱和与恢复行为、LMS 对伪迹变化的跟踪能力，以及抵消过程是否影响目标神经信号。摘要未明确记录模态、被试或动物实验情况，也未提供完整实验协议、消融及统计信息；因此不能将这些电路指标直接解释为已验证的 EEG 或 BCI 性能提升。