STICKER：采用 65-nm CMOS 的高能效多稀疏度兼容卷积神经网络加速器

基于摘要分析。STICKER 研究卷积神经网络硬件加速中的稀疏性利用问题，通过协同设计稀疏模式控制、可重配置存储与卷积计算阵列，适配不同层或模型的激活及权重稀疏分布；其主要贡献是硬件架构设计，而非新的神经信号解码算法。 摘要指出，不同层或模型的激活和权重稀疏率可处于 2%–99% 的范围。STICKER 提出三项机制：多稀疏度控制与数据流支持更细粒度的稀疏性利用，并可在九种稀疏模式间自动切换；多模式分层数据存储器根据稀疏模式重配置；兼容多稀疏度的组相联卷积处理单元（PE）阵列执行不同模式下的卷积，尤其针对激活与权重同时稀疏的情形。 作者报告，该处理器采用 65-nm CMOS 实现；在激活与权重的 sparsity ratios 均为 5% 时，峰值能效达到 62.1 TOPS/W。这里保留摘要的稀疏率表述，其具体定义及运算计数口径尚未验证。作者另报告，在摘要所称的“completely pruned Alexnet”模型上，能效为 2.82 TOPS/W，为其所比较先进处理器的 1.8 倍；剪枝配置、对照处理器、精度约束与功耗统计范围尚未验证，不能将这一结果直接推广到其他网络或部署条件。 平台推测（待验证）：若边缘 EEG 解码采用具有可利用激活与权重稀疏性的卷积网络，这类控制、存储和计算协同机制可能用于降低推理能耗；它不直接解决 EEG 低信噪比或跨被试泛化问题。迁移需核对算子、数值精度及实际稀疏分布，小模型还可能因控制和访存开销而无法获益。可在固定解码模型、精度与输入条件下，对比启用和关闭稀疏模式时的实测能耗、延迟及任务指标，检验硬件收益。已有 EEG 相关工作尚未检索确认；完整实验协议、消融及统计信息尚未验证。