面向模拟电路设计的可泛化且关系敏感的网表表征

基于摘要分析。本文研究模拟电路设计中的晶体管尺寸优化，针对设计空间大、性能权衡复杂以及常规黑箱优化难以利用既有经验的问题，提出一种能够表征元件间连接异质性的电路状态表示，旨在支持跨电路的知识迁移。 机制上，方法通过嵌入查找表编码元件类型，并在状态表征中考虑不同元件之间连接关系的异质性。摘要将这种表示与可迁移知识的学习联系起来，但尚不能确认连接关系的具体编码方式、智能体结构、优化目标及训练流程。 作者报告，在多种电路设计上，与文中所称的当前 SOTA 基线相比，采用迁移学习的智能体在微调和零样本迁移设置下均显著减少运行时间，但摘要未提供具体耗时与计算条件。作者另报告，在从头学习设置下，其智能体的 Figures of Merit（FoM）比所比较的 SOTA 方法至少高 21%；该结果不应与迁移设置下的运行时间收益混为同一实验结论，FoM 的定义、聚合方式及具体电路背景尚未验证。 全文未取得，电路集合、迁移任务划分、基线配置、实验协议、消融及统计信息尚未验证。本文的主要研究对象是模拟电路优化，摘要未提供 EEG/BCI 实验或明确的神经信号方法对应关系，不能据此认定其具有 BCI 有效性。