面向移动深度神经网络加速器的片上存储技术设计空间探索

基于摘要分析。本文研究移动 SoC 中 DNN 推理加速器受片上存储面积限制、因而频繁访问高能耗片外 DRAM 的问题，贡献是针对脉动阵列加速器开展存储技术与系统协同设计的设计空间探索，而非提出新的神经信号解码算法。 研究比较 SRAM、eDRAM、MRAM 和三维垂直 RRAM（VRRAM）等片上存储技术，并在设计空间探索中纳入模型压缩与优化缓冲调度。其核心思路是利用比 SRAM 更高的存储密度，减少昂贵的片外 DRAM 访问；评估模型包括 ResNet-50、MobileNet 和 Faster-RCNN。摘要未给出具体压缩方法、调度算法、存储配置或器件参数。 作者报告：在上述模型的设计空间评估中，相较 SRAM/DRAM 基线，MRAM 加速器最高获得 4.68× 的能耗收益，同时面积增加 57%；三维 VRRAM 设计获得 2.22× 的能耗收益，同时面积减少 33%。这些结果反映不同存储技术下的能耗与面积权衡，不能视为所有模型或部署条件下的统一收益；对应数值的具体模型、运行条件及收益定义尚未验证。实验协议、消融及统计信息尚未验证，也需核对存储访问代价、延迟和器件约束如何进入评估。 平台推测（待验证）：若移动 EEG/BCI 解码器的推理开销主要来自权重或中间激活的片外访问，这类存储—调度协同探索可能有部署价值。可复用的是设计空间评估框架，需改造的是 EEG 模型的计算图、张量尺寸及实时延迟约束。该假设不涉及提升解码准确率；低信噪比、跨被试差异和通道变化仍需由解码模型处理，小模型或小数据训练得到的紧凑网络也可能本已适配 SRAM，使新存储技术收益有限。一个可检验的小实验是固定同一 EEG 解码模型、权重与输入协议，比较 SRAM/DRAM 与替代片上存储配置的访问量、能耗、面积和延迟，并核对数值精度是否改变预测。相关 EEG 硬件工作尚未检索确认。