面向 FPGA 上 CNN 加速的 Pareto 最优设计空间探索

基于摘要分析。本文研究 CNN 在 FPGA 上进行推理加速时，如何兼顾硬件资源利用、内核可配置性与快速设计空间探索（DSE）。核心贡献是将支持资源分时共享的高度可配置内核、资源与性能解析模型，以及基于整数线性规划（ILP）的配置搜索结合起来，寻找吞吐量与资源消耗之间的 Pareto 最优解。 方法层面，解析模型用于估计不同内核配置的资源需求与性能，ILP 则利用这些模型筛选多目标权衡下的配置，而非仅追求单一最高速度。本文主要研究对象是 CNN 推理的硬件实现与配置优化，不是 State Space Model，也不是新的 EEG 解码算法。内核结构、配置变量、约束表达、资源共享调度及模型校准方式尚未验证。 作者报告，在两种 CNN 上评估 DSE 时，可在不到一分钟内识别数百个 Pareto 最优方案；摘要仅明确给出其中的 AlexNet，另一网络及搜索运行环境尚未验证。作者报告，根据 AlexNet 的 DSE 配置，在 Xilinx Virtex-7 XC7VX485T FPGA 上选定候选设计，获得原文称为“峰值吞吐量”的 4.05 ms/图像，并测得相对于所提解析模型的最大估计误差为 6.69%。ms/图像是时间量纲，具体吞吐量定义、批大小、时钟频率、数值精度及误差对应指标需核对全文；实验协议、消融及统计信息尚未验证。 平台推测（待验证）：若 EEG/BCI 系统已有固定的 CNN 解码模型，该框架可能用于部署阶段的资源与速度权衡，而非提升解码准确率。可复用的是解析建模与 ILP 搜索流程；需改造的是 EEG 输入形状、算子支持以及端到端延迟约束。低信噪比、跨被试差异和小数据带来的解码误差不会由硬件配置优化自动解决，通道数变化或低精度计算也可能使配置与性能估计失效。一个可检验的小实验是固定 EEG CNN、权重及评估划分，对比搜索得到的不同配置在 FPGA 上的实测资源、单次推理延迟和 Accuracy，核对预测误差与精度变化。已有 EEG 相关工作尚未检索确认。