stl2vec：时序逻辑的语义化、可解释向量表示

基于摘要分析。本文研究如何将离散的符号知识与连续的机器学习计算衔接，提出 stl2vec，为 Signal Temporal Logic（STL，信号时序逻辑）公式构造连续向量表示，使学习与优化能够在公式的语义空间中进行。其主要研究对象是逻辑公式的表示，而非 EEG 信号或 BCI 解码。 核心机制是从基本原理定义公式嵌入，而非通过学习获得。作者称该表示具有有限维、忠实反映公式语义、无需学习及可解释等性质；这里的“无需学习”指嵌入构造本身，不代表下游任务无需训练。摘要未说明语义相似性的具体定义、嵌入构造、维度选择及计算开销，这些尚需正文核对。 作者报告在两类任务中展示了方法有效性：一是 learning model checking，即预测随机过程中给定要求被满足的概率；二是将嵌入整合进神经符号框架，约束深度生成模型的输出符合指定逻辑规范。摘要未提供数据、划分、基线或量化指标，实验协议、消融及统计信息尚未验证。 平台推测（待验证）：若 EEG 应用中的时序要求能够明确写成 STL 公式，这类语义嵌入可能作为规则侧表示，用于连接时序约束与学习模型；这不等于已验证的 BCI 性能提升。可复用部分是公式表示，需另行设计的是 EEG 特征到逻辑谓词的映射、阈值和时间尺度。低信噪比、跨被试与通道差异可能使谓词真值或满足概率不稳定，小数据也可能限制下游预测器训练。一个可检验的小实验是在独立划分的 EEG 片段上，为少量预先固定的时序规则比较 stl2vec 与离散规则编码的满足概率预测表现，并检验噪声和阈值扰动的影响。已有 EEG 相关工作尚未检索确认。