stl2vec：时序逻辑的语义化、可解释向量表示

基于摘要分析。该研究面向符号知识的离散表示与机器学习连续计算之间的衔接问题，提出 stl2vec，将 Signal Temporal Logic（STL，信号时序逻辑）公式映射到连续向量空间，以支持公式语义空间中的学习与优化；主要研究对象是逻辑公式的表示，而非 EEG 信号编码。 机制与贡献：作者称，该嵌入具有有限维、忠实反映公式语义、无需学习而由基本原理定义、可解释等性质。这里“无需学习”针对嵌入的构造，不代表后续应用中的预测模型或生成模型无需训练。摘要未给出嵌入构造、语义相似性的具体定义、维度选择及计算开销，这些内容尚未验证。 应用与证据：作者报告该方法在两类任务中有效：一是 learning model checking，即预测随机过程中逻辑要求被满足的概率；二是将公式嵌入接入神经符号框架，约束深度学习生成模型的输出符合指定逻辑规范。摘要未提供数据、对照方法或量化结果，实验协议、消融及统计信息尚未验证；也不能据此判定生成约束属于严格保证还是经验性满足。 平台推测（待验证）：若 EEG 任务中的时序要求能够通过可观测信号特征及 STL 公式表达，该表示或可用于编码任务约束，而非替代 EEG 特征提取器。迁移需要定义信号谓词、时间尺度及公式满足性的计算方式，并改造下游预测或生成模块；低信噪比、跨被试幅值差异及通道变化可能使谓词不稳定，小数据也可能限制下游学习。可先固定 EEG 特征提取器与数据划分，比较加入 stl2vec 约束表示与不加入时的任务指标及规范满足率，检验其是否带来可重复收益。该假设不构成已验证的 BCI 效果，已有 EEG 相关工作尚未检索确认。