采用组相联分块稀疏与乒乓权重更新的高能效存内计算神经网络处理器

基于摘要分析。本文研究存内计算（CIM）神经网络处理器的系统级能效问题：即使 CIM 宏单元自身能效较高，稀疏性利用和大模型支持仍可能限制整体效率。作者提出结合组相联分块稀疏、乒乓权重更新和自适应模数转换器（ADC）精度的处理器，并通过流片芯片验证，而非提出新的状态空间模型或 BCI 算法。 核心机制包括：利用组相联分块稀疏同时减少执行时间、功耗和存储需求；通过乒乓权重更新使 CIM 计算与写入操作同时进行，提高计算利用率；在 CIM 宏单元中调整 ADC 精度，以利用稀疏性并平衡性能与准确性。摘要未给出稀疏块组织、权重调度细节或精度控制规则，这些实现条件尚未验证。 作者报告，采用 65 nm 工艺制造的芯片在 4-bit 精度下达到 9.5 TOPS/W 的系统能效，并相对一款作者称为当时先进水平的 CIM 芯片实现 6.25 倍实际提升。摘要未明确该对照的工作负载、稀疏率、运行条件与系统功耗统计边界，因此不能据此判断不同芯片间是否可直接比较。作者还报告支持 ImageNet 上的高准确性 CIM 执行，但未提供模型名称、具体准确性指标或数值；实验协议、消融及统计信息尚未验证。 平台推测（待验证）：其潜在 EEG 对应关系是低功耗端侧推理，而非神经信号建模创新。假设 EEG 模型能够形成硬件可利用的分块稀疏结构，且容忍低精度计算，可考虑复用稀疏执行和计算／写入重叠机制；模型映射、量化与 ADC 精度策略仍需适配。低信噪比、小数据及跨被试分布变化可能放大压缩误差。一个可检验的小实验是在固定 EEG 数据划分和同一模型下，对比稠密与分块稀疏量化版本的任务指标、延迟及实测能耗；没有目标硬件实测时，不能宣称获得同等节能收益。已有 EEG 相关工作尚未检索确认。