基于掩码门建模与 Verilog-AIG 对齐的电路表征学习

基于摘要分析。本文研究电子设计自动化（EDA）中的电路表征学习，提出 MGVGA，将掩码门建模（MGM）与 Verilog-AIG 对齐（VGA）结合，以缓解直接遮蔽电路破坏逻辑等价性、以及表征偏重结构而忽视电路功能的问题。研究对象是以与非反相图（And-Inverter graph，AIG）表示的电路，而非 EEG 或 BCI。 机制上，MGM 在潜在空间而非原始电路中遮蔽逻辑门，再重建被遮蔽门的属性，以避免改动原始电路的逻辑。VGA 则对原始电路执行掩码操作，在等价 Verilog 代码的约束下重建被遮蔽门；作者希望借助 LLM 对 Verilog 功能的理解，引导 GNN 学习电路功能信息。这两个部分分别针对结构表征学习与功能语义约束，但具体损失、LLM 的参与方式、训练流程及等价性约束的实现尚未验证。 作者报告，在多种 EDA 逻辑综合任务上，MGVGA 优于此前的先进方法。摘要未提供任务名称、数据规模、划分协议、基线名称或量化指标，因而不能判断增益幅度及适用边界；实验协议、消融及统计信息尚未验证。摘要提供了代码仓库地址，但代码完整性、依赖与复现成本尚未核查。 平台推测（待验证）：其可供 EEG 表征研究参考的假设是，借助配对且语义一致的辅助视图约束掩码重建，可能减少模型只学习局部结构而忽略任务信息的倾向。但 EEG 不具备电路与 Verilog 之间明确的逻辑等价关系，需重新定义辅助视图、对齐目标及语义保持条件，不能直接沿用电路门重建。低信噪比、跨被试差异和小数据可能使辅助视图引入伪相关。若能获得同一试次的可靠配对视图，可在固定编码器与跨被试划分下比较普通掩码重建和加入对齐约束的版本，并以打乱配对作为对照检验约束是否有效；这仅是可证伪的迁移假设，已有 EEG 相关工作尚未检索确认。