面向 FPGA 上 CNN 加速的 Pareto 最优设计空间探索

基于摘要分析。本文研究 CNN 在 FPGA 上的推理加速，目标是在硬件资源利用、配置灵活性与设计空间探索（DSE）速度之间协调多重约束。核心贡献是结合支持资源分时共享的高度可配置计算核、资源与性能解析模型，以及基于整数线性规划（ILP）的配置搜索方法，识别吞吐量与资源消耗之间的 Pareto 最优解。 机制上，解析模型用于描述计算核配置对应的资源需求与性能，ILP 据此寻找非支配配置，而不是只优化单一性能指标。摘要未给出具体核结构、分时调度方式、模型公式、约束条件及搜索空间边界，这些实现细节尚未验证。 作者报告，在两种被称为当时先进的 CNN 上评估 DSE，可在不到一分钟内识别数百个 Pareto 最优方案；摘要仅明确其中一种网络为 AlexNet。根据 AlexNet 的 DSE 配置，作者为 Xilinx Virtex-7 XC7VX485T FPGA 选取候选设计，报告峰值性能为每张图像 4.05 ms。该数值以时间/图像表示，不能直接视为完整系统端到端延迟；其测量边界与批处理条件尚未验证。作者还报告，相对于所提解析模型，测得最大估计误差为 6.69%，但具体误差定义及覆盖配置尚未验证。实验协议、消融及统计信息尚未验证。 平台推测（待验证）：若 EEG CNN 已确定且目标是 FPGA 推理部署，可假设这种“解析建模—ILP—Pareto 搜索”流程有助于权衡计算资源与处理速度。可复用的是配置搜索框架，需改造的是面向 EEG 张量形状、算子与数值精度的硬件核及成本模型；它并不直接解决低信噪比或跨被试泛化问题。小数据和跨被试变化仍可能限制上游 CNN 的可靠性，较短输入或较小网络也可能使访存和调度开销主导性能，导致解析估计偏差。可检验的小实验是在固定 EEG CNN、权重和输入协议下，对若干 FPGA 配置比较预测与实测资源消耗、处理时间及非支配关系，并核对硬件部署前后的预测一致性。已有 EEG 相关工作尚未检索确认。